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VSP2267是一种用于CCD信号处理的完整混合信号集成电路

时间:2019-8-7, 来源:互联网, 文章类别:元器件知识库

VSP2267是一种用于CCD信号处理的完整混合信号集成电路,采用了CCD定时发生器和A/D转换器。系统同步主时钟、HD和VD。VSP2267支持CCD和垂直驱动器所需的所有信号终端,以及外部触发的机械快门和选通功能。R驱动器和H驱动器同步A/D转换器的时钟相位,以实现理想的性能。CCD通道具有相关的双采样(CDS)功能,可以从CCD输出信号中提取图像信息。数字控制增益曲线以分贝为单位呈线性,范围为-6分贝至42分贝。一种黑色电平箝位电路,确保在增益变化后准确的黑色基准电平和快速的黑色电平恢复。提供带CDS偏移调整功能的输入信号夹持。
1.2特点1.2特点
VSP2267支持以下功能:
CCD信号处理:
–相关双抽样(CDS)
–可编程黑色水平夹紧•带R和H驱动器的定时发电机
可编程相位控制:
–精细步进:0.6 ns
–宽台阶:8 ns
可编程增益放大器(PGA):–6 dB至42 dB增益范围
12位数字数据输出:
–最高25兆赫转换率
–无缺失代码•信噪比:79分贝
便携式操作:
–低压:3.0 V至3.6 V
–低功率:3.0 V和20 MHz时为138 mW
3.0 V和25 MHz时为151 mW
–待机加节电模式:34兆瓦
–MCLK关闭模式:6 mW

VSP2267是一种高分辨率混合信号集成电路,它包含与数字静止照相机(DSC)中的CCD信号处理相关的关键功能。VSP2267集成了模拟前端(AFE)和CCD定时发生器(TG)与H和R驱动器。
AFE模块包括一个相关的双采样(CDS)、14位模数转换器(ADC)、数字增益放大器、黑色电平钳位回路、输入钳位、CDS定时发生器和电压基准。内置的TG不仅可以生成水平(H-速率)定时,还可以为几个特定的CCD模型生成垂直(V-速率)定时。通过串行接口选择CCD模型和工作方式,产生优化的时序。
2.2定时发电机(TG)2.2定时发电机(TG)
TG同时产生H-速率定时和V-速率定时。
TG的高速定时块。该部分产生六个高速脉冲用于H速率定时,如R、H1/H2、SHP/SHD和ADCCK。这些高速脉冲是由主时钟产生的,它的速度是像素速率的两倍。串行接口以16步(R为8步)设置这些高速脉冲的相位调整量,最小间距为0.6 ns(R为4步,0.6 ns为4步,1.2 ns为4步)。电源模式控制输出驱动器启用/禁用。片上译码器根据CCD模型和工作模式计算h clear。h1、h2和r可以直接驱动CCD。ADCCK、SHP、SHD、R、H1和H2脉冲可以选择内部生成模式或外部供应模式。

VSP2267高速时钟电路框图片上V速率定时发生器产生特定CCD图像传感器所需的所有信号。tg包含用于生成v速率计时的行和像素计数器。图2-2是线路和像素计数器电路的方框图。时间刻度最多支持2047行和4095像素每行。
VSP2267线和像素计数器电路框图

一个V速率定时发电机的方框图。在CCD读出前一小时(水平线),用户必须完成串行数据传输,数据必须加载到包含CCD模型、操作模式、集成时间和电子变焦区域信息的寄存器中。在CCD读出之前,寄存器中的信息会自动提供给解码器,解码器使用行计数器和像素计数器数据生成V速率信号。不仅支持用于CCD的信号,还支持频闪灯控制信号。CPOB、CLPD和PBLK可以选择内部生成模式或外部供应模式。

模拟前端2.3模拟前端
图2-4显示了VSP2267的简化AFE框图。AFE电路包括相关双采样(CDS)、14位模数转换器(ADC)、数字增益放大器、黑色电平钳位回路、输入钳位、CDS定时发生器和电压基准。在CCD输出和VSP2267 CCDIN输入之间需要一个片外发射极跟随器缓冲或前置放大器。
VSP2267 AFE简化框图

相关双采样器(CDS)2.4相关双采样器(CDS)
在一个像素周期内对CCD图像传感器的输出信号进行两次采样:一次在参考间隔内,一次在数据间隔内。减去这两个样本,提取像素的视频信息,去除低频噪声KTC和CCD重置噪声
CDS通过片外耦合电容器C驱动(对于C,建议使用0.1-μF电容器)。强烈建议使用交流耦合,因为CCD输出信号的直流电平通常过高(几伏),CD无法正常工作。CDS的适当共模电压约为0.5 V–1.5 V。参考电平采样在SHP激活时进行,电压电平保持在SHP后缘的采样电容器C上。数据电平采样在SHD激活时进行,电压电平保持在SHD后缘的采样电容器C上。然后通过开关电容放大器进行两个电平的减法。片外发射极跟随器或等效缓冲器必须能够驱动超过10 pF,因为在输入端可以看到10 pF采样电容。(通常存在一些pF的附加杂散电容。)VSP2267的模拟输入信号范围约为1vp-p

输入夹
缓冲的CCD输出电容耦合到VSP2267。输入钳位恢复输入信号的直流分量,该分量随交流耦合而丢失,并为CDS建立所需的直流偏压点。在虚拟像素间隔期间,输入电平被固定到内部参考电压cm(1.5 V)
2.6 14位A/D转换器
ADC采用每级1.5位的全差分流水线结构,非常适合低功耗、低电压和高速应用。ADC为整个比例提供14位分辨率。ADC的每级1.5位结构有利于为较小的信号电平实现更好的线性。改进的线性发生是因为在满标度的特定点上往往会出现较大的线性误差,并且对于低于任何此类特定点的信号电平,线性会得到改善。
2.7数字可编程增益放大器(DPGA)

DPGA增益的特性。DPGA提供的增益范围为–6 dB至42 dB,线性单位为dB。增益由10位分辨率的数字代码控制,可通过串行接口设置;详细信息见串行接口定时规范(第3节)。增益控制代码的默认值为128(PGA增益=0 dB)。
通电后,增益控制值不确定。因此,必须使用串行接口将其设置为适当的值,或通过敲击SYSRST终端将其重置为默认值。

AFE操作定时2.8 AFE操作定时
CDS和ADC由SHP、SHD操作,它们的衍生时钟由内部片内定时发生器产生。DPGA输出寄存器和解码器由ADCCK操作。数字输出数据与ADCCK同步。CCD信号、SHP、SHD、ADCCK和输出数据之间的定时关系如VSP2267定时规范所示。CPOB在OB像素间隔期间激活黑色水平夹持循环,CLPD在虚拟像素间隔期间激活输入夹持。
黑色电平钳环和10位DAC
为了正确提取视频信息,必须将CCD信号参考到一个成熟的黑色水平。VSP2267有一个自动零环(校准环),使用CCD光学黑色(OB)像素建立黑色水平。图2-7显示了这个循环的框图。来自ob像素的输入信号电平被标识为真正的黑色电平,并且在这段时间内(实际上是在cpob=活动的时间内)循环被关闭。当自动归零环路关闭时,对ADC输出代码之间的差异进行评估并应用于解码器,解码器随后控制10位电流DAC。电流数模转换器可以在COB处对外部电容器进行充电或放电,这取决于码差的符号。环路调节COB的电压,从而设置CD的偏移量,使代码差为零。因此,在cpob=active期间,ADC输出代码收敛到黑色级别,并在循环收敛后保持从ob像素派生的黑色级别。CPOB同时执行两个通道的OB夹持。
为了确定回路时间常数,需要一个片外电容器,并应连接到COB终端。时间常数t用以下公式计算:
其中c是连接到COB的电容值,i是OB电平钳环中控制DAC的最小电流(0.15微安),0.15微安相当于DAC输出电流的1 LSB。当c为0.1微F时,对于从0 LSB到1543 LSB的ADC输出代码,时间常数t为40.7微秒(收敛曲线变为指数)。闽
对于1543LSB以上的输出码,电流DAC向电容器注入恒定(最大)电流,收敛曲线呈线性。使用以下方程式计算回转率sr。
其中c是连接到COB的电容器值。i是OB电平钳环中控制DAC的最大电流(153微安),153微安相当于DAC输出电流的1023 LSB。马克斯
通常,高速时的OB水平夹紧会产生夹紧噪声。但是,使C变大可以降低噪声。另一方面,大型C需要更长的时间才能从省电模式恢复,或者在通电后立即恢复。因此,0.1微F至0.22微F被认为是C的一个合理值。如果应用环境需要一个超出此范围的值,建议使用试错法仔细调整。
OB夹钳电平(底座电平)可通过串行接口进行编程;详情见串行接口定时规范。另请参阅串行接口定时规范一节,了解输入代码和OB钳位之间的关系。
黑电平钳位环路不仅消除了CCD的黑电平偏移,而且还消除了VSP2267 CD和ADC本身的偏移。
预消隐和数据延迟
VSP2267具有预消隐功能。当pblk=low时,数字输出在adcck的第九个上升沿都变为零,从pblk变低的时间算起,以适应vsp2267的时钟延迟。
此设备的数据延迟为七个时钟周期。数字输出数据以七个时钟周期的延迟出现在ADCCK的上升沿。
在消隐时间间隔内,一些CCD具有较大的瞬态输出信号。如果输入电压高于电源轨或低于接地轨0.3 V,则打开保护二极管,限制输入电压。如此高的摆动信号可能会对VSP2267造成设备损坏,应避免。
节电模式
为了节省电能,VSP2267可通过串行接口命令进入待机加节能模式。在此模式下,所有功能块都被禁用,A/D输出全部归零,TG输出通过配置串行接口命令进入高或低状态。电流消耗降至34毫安。因为在此模式下,所有旁路电容器都会放电,所以需要相当长的时间(通常为200-300 ms)才能从待机加节能模式恢复。
附加输出延迟控制
VSP2267可以通过串行接口设置寄存器来控制输出数据的延迟时间。在某些情况下,输出数据的转换会影响模拟性能。通常,通过调整ADCCK的时间来避免这种情况。在ADCCK定时不能调整的情况下,附加的输出延时控制可以有效地降低瞬态噪声的影响。有关详细信息,请参阅串行接口定时规范。
电压基准
设备上使用的所有参考电压和偏压电流都是由内部带隙电路产生的。
CDS和ADC主要使用三个参考电压:refp(1.75 V)、refn(1.25 V)和cm(1.5 V)。refp和refn在芯片上进行缓冲。Cm被导出为内部连接refp和refn的电阻链的中间电压。ADC满标度范围由refp和refn之间的电压差的两倍决定。

操作模式
场模式允许垂直相邻像素的总和。
帧模式启用每个像素输出。
×2速度模式启用输出间隔线。
×2监测模式可分别为CCDS 2A或2B提供2×8线或2×10线的输出。
场模式、帧模式和×2速度模式在偶数/奇数帧之间交错运行。
大功能
长集成功能在一帧结束时停止CCD读数(CH1、CH2、CH3、CH4脉冲),如串行数据指令所定义。
省电功能停止所有时钟,并通过串行数据指令保持高或低电平。
频闪灯功能使外部频闪灯操作能够通过串行数据指令同步电子快门定时。
E-ZOOM功能启用电子变焦,根据串行数据指令选择连续行。

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